易君召
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发布于 2026-05-25 / 38 阅读
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华为发表"韬(τ)定律":中国半导体另辟赛道,能否改写全球芯片规则?

🔥 核心事件:2026年5月25日,在国际电路与系统研讨会(ISCAS 2026)上,华为公司董事、半导体业务部总裁何庭波正式发表 "韬(τ)定律"——这是中国在全球半导体领域首次提出指导产业发展的新原则。华为宣布,基于该定律过去六年已成功设计并量产了381款芯片,首款完整采用"逻辑折叠"技术的麒麟手机芯片将于今年秋季面世。

📜 一、提出背景:摩尔定律放缓,华为被逼到墙角

要理解"韬定律"的诞生,必须回到2020年。

那年,华为遭遇了史上最严厉的芯片制裁——全球任何使用美国技术的晶圆厂都不能为华为代工。麒麟9000芯片成了绝唱,华为手机业务几乎在一夜之间从全球第一跌出前五。

在长达数年的极限施压下,华为没有选择放弃芯片设计,而是走上了"在既定节点上持续优化"的道路。何庭波在ISCAS现场透露:"2020年后,与合作伙伴一起,华为付出了巨大努力使手机芯片重回市场。去年推出麒麟9030 Pro后,华为手机芯片曾进入性能'饱和区'。"

这个"饱和区"是整个行业的共同困境——摩尔定律正在失效。 随着晶体管尺寸逼近物理极限:几何缩微成本指数级上升,3nm/2nm的每代投资超过百亿美元,而性能提升却从过去的50%下降至15%~20%。全球半导体行业都在寻找"后摩尔时代"的出路。

正是在这样的背景下,韬(τ)定律应运而生。

📖 二、何为"韬(τ)定律"?核心内容立马看懂

名称来源

"韬"取自"韬光养晦"——暗含华为在制裁下的长期坚守。τ(tau)是时间常数的物理符号,代表着信号传播时延。华为选择以"τ"命名,寓意:从"空间缩微"转向"时间缩微"

核心定义

韬定律:以"时间缩微"替代"几何缩微",以系统性降低时间常数(τ)为目标,通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度,实现半导体与电子系统的持续演进。

何庭波的论文全称为《A Time Scaling Theory for Multi-Layer Electronic Systems》,已提交到中国科学院科技论文预发布平台。

与摩尔定律的对比

对比维度

摩尔定律(传统路径)

韬定律(华为路径)

核心思路

几何缩微(晶体管变小)

时间缩微(降低τ)

依赖条件

先进光刻工艺(EUV/High-NA)

逻辑折叠+3D堆叠

制程节点

每年推进更小nm

在固定节点上持续优化

驱动力

光刻机精度

设计+封装+架构协同

实现方式

工艺迭代

逻辑折叠(LogicFolding)

晶体管密度提升

每代~1.4x

单代提升53.5%

⚙️ 三、核心武器:逻辑折叠(LogicFolding)技术详解

"韬定律"的核心技术实现手段是逻辑折叠(LogicFolding)

什么是逻辑折叠?

逻辑折叠是一种3D设计方法: 将数字、模拟和存储电路划分到垂直堆叠的活动层中,按照时间缩放原理联合优化性能、功耗和面积。

通俗理解:过去的芯片是"平铺"的,把所有电路放在一个平面上;逻辑折叠是把电路"叠起来",通过3D堆叠缩短信号传输距离,从而大幅降低时间常数(τ)。

关键区别:它不依赖新的光刻工艺。 论文明确指出——"这些收益是在固定的器件节点上实现的,并不是通过新的光刻工艺步骤获得的,而是通过在三维空间中对逻辑分布进行拓扑重组实现的。"

麒麟2026芯片的实测数据

华为在演讲中公布了首款采用逻辑折叠技术的麒麟2026芯片(暂命名)的实测成绩:

指标

传统2D设计

麒麟2026

提升幅度

晶体管密度

155 MTr/mm²

238 MTr/mm²

↑53.5%

P核能效

基准

优化后

↑41%

峰值频率

2.75GHz

3.1GHz

↑12.7%

时钟缓冲器

基准

减少50%以上

布线长度↓30%

时钟偏移

基准

减少25%

信号更稳定

数据路径面积

基准

减少55%

全局NoC优化

一个值得关注的细节: 麒麟2026的逻辑折叠设计被刻意设置为比较保守——混合键合间距1.5μm,折叠仅针对关键路径选择性应用。即便如此,提升幅度已极为可观。如果全面铺开,上限极高。

🛤️ 四、华为未来芯片路线图

手机芯片(麒麟系列)

何庭波的论文公开了麒麟芯片未来多年的命名和路线:

芯片

状态

晶体管密度目标

频率目标

麒麟2026(今年秋季发布)

已流片

238 MTr/mm²

3.1 GHz

麒麟2027

Silicon(已流片)

规划中

规划中

麒麟2028

🔄 Pre-silicon

路线图推进中

路线图推进中

麒麟2029

🔄 Pre-silicon

路线图推进中

路线图推进中

2031年目标

🎯 规划

400+ MTr/mm²

5.0 GHz

2035年目标

🎯 远期

对标1.4nm同等水平

4GHz+

命名规则有重大变化——从过去的"麒麟9030/9040"变为"麒麟2026/2027"的年份命名制。明年的麒麟2027芯片已被标记为"Silicon状态",意味着已有实质流片进展

AI芯片(昇腾系列)

芯片

时间

关键特征

昇腾910C

2025年

当前主力AI训练芯片

昇腾950

2026年

性能迭代

昇腾990

未来

首次在AI加速器中引入逻辑折叠

昇腾990将是AI芯片领域的里程碑——将逻辑折叠技术从手机SoC扩展到大规模AI加速器,预计到2035年性能提升超过100倍

🌏 五、韬定律的全球意义:一条中国路线

突破"光刻封锁"

韬定律最大的现实意义是:为受制于先进光刻机限制的中国半导体产业,找到了一条不依赖EUV也能持续进步的道路。 逻辑折叠通过在固定节点上的3D拓扑重组,用设计+封装的创新绕过工艺节点的瓶颈。

全球半导体行业的新选择

何庭波在演讲中明确表示:"未来一定属于开放合作。在'韬定律'的路径下,我们期待与全球科学家、工程师和产业伙伴紧密合作。"

这释放了两个信号:

1️⃣ 韬定律不是封闭技术——华为愿意与全球同行共享这条新路径
2️⃣ 这是一条可规模化推广的路线——逻辑折叠依赖的是成熟的封装和设计技术,不依赖特定国家的设备

玉渊谭天的评论

央视旗下平台玉渊谭天同日发文评价:"中国芯片走出不同于西方的路。中美今天在人工智能、先进制造、新能源、量子科技等领域几乎同时站在第一梯队。" 韬定律的提出,标志着中国半导体从"追赶者"向"规则制定者"的角色转变。

🔮 六、挑战与展望

仍然存在的挑战

  • 散热问题:3D堆叠带来的散热挑战不容小觑,多活动层会产生更高热密度

  • 成本与良率:逻辑折叠的混合键合工艺对制造精度要求极高,大规模量产的经济可行性仍需验证

  • EDA工具生态:现有EDA工具基于2D设计理念,3D逻辑折叠需要全新的设计工具和方法论

  • 国际认可度:韬定律能否被IEEE等国际学术机构认可,还需要更多第三方验证

未来十年展望

阶段

时间

目标

局部折叠

2026-2028

关键路径选择性应用,麒麟2026/2027

全面折叠

2028-2031

每个封装3-4层活动层,晶体管密度400+ MTr/mm²

深度折叠

2031-2035

多层全规模折叠,性能对标1.4nm,频率达4-5GHz


何庭波的原话

"我们的解决方案走得通,走得远。我们新芯片的性能完全可以持续对标另外一条路径。"

📌 一张表总结

维度

摩尔定律(西方路径)

韬定律(华为路径)

核心哲学

几何缩微,让晶体管更小

时间缩微,让信号更快

关键依赖

EUV/High-NA光刻机

逻辑折叠+3D堆叠

主要投入

ASML+台积电工艺迭代

华为+国内封测+EDA协同

2026成果

台积电N2(2nm)试产

麒麟2026:238 MTr/mm²、3.1GHz

五年目标

1.4nm商用

400+ MTr/mm²、5.0GHz

地缘依赖

受美国出口管制直接影响

自主可控,无需依赖特定设备

韬定律的诞生,是中国半导体在极限压力下交出的一份"破局答卷"。它不追求在别人的赛道上追赶,而是开创了一条属于自己的赛道。这条路能不能走通、能走多远,麒麟2026芯片的秋季上市将给出第一个真正意义上的检验。


原文链接 https://www.yijunzhao.cn/archives/hua-wei-fa-biao-tao-t-ding-lu-zhong-guo-ban-dao-ti-ling-pi-sai-dao-neng-fou-gai-xie-quan-qiu-xin-pian-gui-ze

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